03 - HLS(High-Level Synthesis) 개념 및 툴 정리

1. HLS란?

• HLS(High-Level Synthesis)는 C, C++, SystemC 같은 고수준 언어를 사용하여 RTL(Register Transfer Level) 코드(Verilog/VHDL)를 자동으로 생성하는 기술
• 전통적인 RTL 설계에서는 클럭 단위 동작과 레지스터 제어를 직접 설계해야 하지만, HLS는 알고리즘 중심의 추상화된 설계를 통해 생산성을 높인다.

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# HLS 설계 흐름

1. 고수준 언어로 설계 작성: C/C++ 또는 SystemC로 하드웨어 동작을 알고리즘적으로 기술, 타이밍이나 레지스터 상세를 신경 쓰지 않고 기능에 집중
2. 검증(Simulation): 소프트웨어 시뮬레이션을 수행해 기능 검증
3. 합성(Synthesis): HLS 툴을 사용해 RTL(Verilog/VHDL) 코드로 변환
4. 논리 합성 및 배치배선: FPGA/ASIC에서 사용할 수 있도록 논리 합성과 P&R(배치 및 배선) 수행
5. FPGA 배포 또는 ASIC 제작: 생성된 RTL을 실제 하드웨어에서 검증 및 사용

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2. HLS와 전통 RTL 설계의 비교

비교 항목	HLS 설계	전통 RTL 설계
설계 추상화	알고리즘 수준 (C/C++ 코드)에서 설계	RTL 수준(Verilog/VHDL)에서 클록 및 레지스터 동작 직접 설계
개발 생산성	코드량이 적고 수정이 용이해 개발이 빠름	코드량 많고 설계 변경 시 수정이 어려움
검증 방식	소프트웨어 시뮬레이션으로 빠른 알고리즘 검증 가능	RTL 시뮬레이션이 느리고 복잡함
최적화 제어	pragma 지시어로 파이프라이닝, 루프 최적화 가능	설계자가 직접 미세한 최적화 수행
결과 품질	일반적으로 양호하지만, 특정 최적화에서는 한계	최적화 여하에 따라 최고 성능 구현 가능
디버깅 용이성	소프트웨어 수준 디버깅 가능, 하지만 생성된 RTL 디버깅은 어려움	RTL 신호 단위로 직접 디버깅 가능
이식성 및 재사용	FPGA/ASIC 간 코드 이식성이 높음	특정 벤더 IP나 HDL 최적화에 종속될 가능성 높음

 

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3. HLS의 주요 장점

1. 설계 시간 단축
   • Verilog/VHDL보다 코드량이 5~20배 적어 개발 속도가 빠름
   • 설계 추상화 수준이 높아 개발 속도 증가, 빠른 프로토타이핑과 수정이 가능하여 개발 기간 단축
   • NVIDIA 영상 처리팀 사례: HLS 도입 후 개발 노력 40% 감소, 설계 기간 50% 단축
2. 검증 효율 증가
   • 소프트웨어 시뮬레이션을 통해 Verilog보다 20배 이상 빠른 검증 가능
   • 동일한 테스트벤치를 C와 RTL 검증에 재사용 가능
   • 조기 버그 발견 가능
3. 설계 공간 탐색(DSE, Design Space Exploration) 가능
   • 지시어(pragmas) 변경만으로도 여러 마이크로아키텍처 대안을 테스트 가능
   • 파이프라인 단계 조정, 루프 언롤링 최적화 등이 간단하게 적용됨
   • 성능-자원-전력 트레이드오프 평가 가능
   • 기존 RTL 설계 대비 탐색 과정의 자동화로 생산성과 품질 향상
4. FPGA 및 ASIC 이식성 증가
   • HLS로 작성된 C/C++ 코드는 FPGA/ASIC 간 이식성이 높음
   • 모듈화된 C/C++ 설계를 통해 IP 재사용 및 상위 시스템 통합 용이
   • Catapult HLS 사용 사례: ASIC 및 FPGA 가속기 개발
   • Xilinx FPGA용으로 만든 설계를 Intel FPGA용 HLS 컴파일러에서 재활용 가능

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4. HLS의 주요 단점

1. 성능 최적화의 한계
   • 자동 생성된 RTL이 수동 최적화된 Verilog보다 비효율적일 수 있음
   • 특히 메모리 구조, DSP 활용 등에서 미세 조정이 어려움
   • 자원 소모 증가 및 동작 속도 저하 가능성 존재
2. 디버깅 난이도 증가
   • HLS 도구가 자동 변환한 RTL의 동작을 사람이 바로 이해하기 어려움
   • C 코드와 RTL 간 매핑 정보를 제공하지만, 버그 발생 시 원인 추적이 어려울 수 있음
   • 타이밍 문제 디버깅이 전통 RTL 설계보다 복잡
   • 합성 오류가 고수준 코드에서 기인하는 경우, 하드웨어 제약을 고려해야 하므로 수정이 어려움
   • HLS 도구의 내부 동작 및 하드웨어 구조에 대한 깊은 이해가 필요
3. 제약 문제
   • IEEE 표준이 없어 툴마다 C 스타일과 옵션이 다름
   • 예: Catapult HLS에서 작성한 코드가 Vivado HLS에서 그대로 동작하지 않을 수 있음
   • 비정형적이거나 저수준의 비트 논리가 중요한 설계에는 적합하지 않을 수 있음
   • RTL 지식 없이 HLS만으로는 완벽한 설계를 보장하기 어려움

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5. 주요 HLS 툴 비교

특징	Siemens Catapult HLS (Mentor Graphics)	Xilinx Vivado HLS (Vitis HLS)	Intel HLS Compiler (Quartus HLS)
지원 언어 및 통합	ANSI C/C++ (표준순응), SystemC 지원. 전용 GUI 제공, RTL(Verilog/VHDL) 생성	C, C++, SystemC 지원. Xilinx Vivado/Vitis에 통합, IP 생성 후 Vivado로 배치	C++14 지원. Intel Quartus Prime에 통합, oneAPI와 연계 (DPC++ 코드 합성)
장점	- ASIC/FPGA 모두 지원 - 고급 최적화: 파이프라인/메모리 자동화, 다중 클럭 도메인 지원 - 디자인 분석 툴 제공: 시뮬레이션, 디버깅 지원 (C/RTL 매핑 시각화)	- FPGA 분야에서 가장 널리 사용 - Xilinx FPGA (DSP48, BRAM 등) 최적화 - 온라인 예제 및 커뮤니티 지원 활발	- SW 개발자 친화: oneAPI를 통해 C++ 코드에서 FPGA 가속 가능 - Intel FPGA 최적화: HyperFlex 레지스터 구조 및 고속 DSP 활용 - 통합 워크플로우: OpenCL to RTL 변환 기능 포함
단점	- 툴 비용 高: 기업 위주 사용 - 학습 곡선: GUI 및 SystemC에 익숙하지 않으면 진입 장벽 존재 - 전용성: 대규모 설계에 적합하지만, 소규모 FPGA 프로젝트에는 과함	- Xilinx 전용: 타 FPGA/ASIC에 적용 불가. - 복잡한 제어 로직 및 난해한 HLS 코드 처리에 제약 존재 - 디버깅: GUI에서 C/RTL 비교 지원하지만 복잡한 설계에서는 어려움	- Vivado HLS 대비 사용자 및 사례 적음 - 성숙도 문제: 비교적 최근 출시, 일부 특수 상황에서는 합성 제약 발생 가능. - Intel 전용, 타사 FPGA/ASIC에는 사용 불가
응용 분야 및 사례	- 영상/신호처리 IP: NVIDIA H.265 디코더 (ASIC용) 개발 - 딥러닝 가속: Chips&Media 실시간 객체 탐지 IP (FPGA SoC용) - 통신 DSP: 5G 채널 코덱 등 알고리즘 가속 IP	- 영상/이미지 처리: Sobel 필터, 히스토그램 등 실시간 영상 IP - 임베디드 가속: Zynq SoC의 PL 가속기 (예: OpenCV 함수 가속) - 딥러닝/ML: Xilinx DPU IP 일부 모듈 설계, CNN 가속 연구	- 데이터센터 가속: MS Project Brainwave– Intel FPGA로 딥러닝 추론 (Fractal Synth. 활용) - 네트워크 처리: FPGA SmartNIC의 패킷 처리 코드 합성 (C → RTL) - 영상 코덱: 4K 영상 처리 파이프라인 (OpenCL C 커널 → RTL)

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6. 실제 적용 사례

1. NVIDIA AI 엔진 개발
   • HLS를 활용해 기존 RTL 대비 설계 기간 단축
   • AI 가속기 RTL을 빠르게 생성 및 최적화
2. Google의 비디오 코덱 개발
   • 비디오 코덱을 HLS로 개발하여 설계 속도를 높임
   • 삼성, 소니 등 TV 업체들도 각자 맞춤형 비디오 코덱을 개발하는 추세
3. Xilinx FPGA 기반 딥러닝 가속기
   • Vivado HLS를 사용해 Zynq SoC의 가속기 설계
   • AI/ML 알고리즘을 FPGA에서 가속
4. 5G 통신 DSP 및 영상처리 IP
   • Catapult HLS로 설계된 5G 채널 코덱 및 영상처리 엔진
   • DSP 블록 최적화와 ASIC 이식성 고려

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7. 결론

• HLS는 생산성을 크게 향상시키지만, 모든 설계를 대체할 수 있는 만능 도구는 아님
• 특히, 세밀한 최적화가 필요한 경우 여전히 수작업 RTL이 필요할 수 있음
• 그러나 FPGA, ASIC을 병행하는 프로젝트나, 빠른 설계 반복이 필요한 AI/비디오/통신 분야에서는 강력한 이점을 제공
• 따라서, 기존 RTL 설계를 보완하는 방향으로 활용하는 것이 가장 이상적