12. Registered Output vs. Combinational Logic Output 비교 정리

1. 디지털 회로의 출력 유형 비교

1.1 Combinational Logic Output

1. 정의
   • 현재 입력 값만으로 출력이 결정되는 출력 방식
   • 과거 상태 저장 없음 (메모리 소자 없음)
   • 입력 변화가 생기면 게이트 지연 이후 바로 출력 변경
2. 특징
   • 클럭(Clock) 신호 불필요
   • 입력의 변화에 즉각 반응
   • 회로 구성 간단, 지연 짧음
3. 예시
   • AND, OR, NOT 회로
   • Multiplexer, Decoder, Full Adder 등

_

1.2 Registered Output

1. 정의
   • Register(D Flip-Flop 등)을 통해 출력이 저장됨
   • 클럭(Clock) 신호에 동기화되어 출력 결정
   • 입력이 바뀌어도 클럭 엣지 시점까지 출력 유지
2. 특징
   • 이전 상태 기억 가능 (Sequential Logic의 구성 요소)
   • 출력 타이밍 제어 가능
   • 파이프라인 처리, FSM 구현 등에 필수
3. 예시
   • FSM(Finite State Machine)의 상태 레지스터
   • 파이프라인 레지스터 (ex. CPU pipeline stage 간 데이터 전달)
   • 입력 데이터를 저장하는 데이터 레지스터

==========𝔼𝔼𝟚𝟚==========

 

2. 출력 방식 예시

2.1 Combinational Logic Output

• 회로: 2-input AND 게이트

입력: A, B
출력: Y = A & B

• 동작 예)
  • A = 1, B = 0 → Y = 0
  • A = 1, B = 1 → Y = 1 (즉시 출력 변경)
• Verilog 코드

module and_gate(
    input wire A,
    input wire B,
    output wire Y
);
assign Y = A & B;
endmodule

_

2.2 Registered Output

• 회로: D Flip-Flop

입력: D, CLK
출력: Q (Register Output)

• 동작 예)
  • D = 1이어도 CLK 상승 엣지가 오기 전까지 Q는 변하지 않음
  • CLK 상승 엣지에서만 Q ← D
• Verilog 코드

module d_flip_flop(
    input wire CLK,
    input wire D,
    output reg Q
);
always @(posedge CLK) begin
    Q <= D;
end
endmodule

 

==========𝔼𝔼𝟚𝟚==========

 

3. 타이밍 다이어그램 요약

• Combinational Logic Output
  • 입력 A, B가 바뀌면 즉시 출력 Y가 변경됨
• Registered Output
  • 입력 D가 먼저 바뀌더라도, CLK 상승 엣지 시점까지 출력 Q는 그대로 유지됨
  • 타이밍 제어와 안정성 보장 가능

==========𝔼𝔼𝟚𝟚==========

 

4. 정리

항목	Combinational Logic Output	Registered Output
동작 방식	즉각 반응	클럭 엣지에서만 반응
회로 복잡도	단순	상대적으로 복잡
응용 예	연산 회로, 선택 회로	상태 제어 회로, 파이프라인 등
시간 제어	불가능	가능 (정확한 타이밍 제어 가능)